2、FPGA設計-時鐘域的邏輯設計

1、PLL的時鐘管理 Altera所有的FPGA內部都集成了模擬的PLL模塊。 (1)對PLL的輸入時鐘約束： create_ clock - period 10.000 - name clk_in - waveform {0 5} [ get_ ports clk_in)] (2)對PLL所有的輸出時鐘進行約束： derive_ pll_ clocks (3)設置PLL兩個輸出時鐘之間無數據路徑

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