Verilog頻率計設計

    這是以前的一個可編程邏輯課上機實驗三   實驗報告     數字頻率計的基本設計思路是在給定一個time開始測量的時候產生的T的個數，也就是採用一個標準的基準時鐘，在單位時間（1秒）裏對被測信號的脈衝數進行計數。測頻法包括直接測頻法、等精度頻率測量法、週期法等。     數字頻率計的原理如圖6-1所示。對系統時鐘的信號分頻後產生1Hz的輸出頻率被作爲控制模塊的時鐘輸入，由控制模塊產生的計數

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