8、Verilog HDL--語言設計思想和可綜合特性、組合電路設計

Verilog HDL語言主要用於電路設計和驗證，部分語言是爲電路的測試和仿真制定，因此其語言分爲用於電路設計的可綜合性語言和用於仿真的不可綜合性語言。 1、組合電路的設計 組合電路的特點是，電路中任意時刻的穩態輸出僅僅取決於該時刻的輸入，而與電路原來的狀態無關。 組合電路的設計需要從以下幾個方面考慮：首先，所用的邏輯器件數目最少，器件的種類最少，且器件之間的連線最簡單，這樣的電路稱爲「最小化」電

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