Verilog HDL模塊化設計
在高級編程語言中，爲了避免在程序中多次重複編寫特定的例行程序，可以使用子程序和函數。Verilog語言也可提供類似的能力，即Verilog的任務和函數。它們可以把大型設計模塊化，從而使Verilog代碼更加容易理解。 Verilog任務 任務用關鍵字task聲明，其中包含若干條語句，最後以endtask結尾。這樣的語句模塊就稱爲任務。任務必須包含在調用該任務的模塊中。它可以
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