Verilog中for/generate語句

        目錄 1、for語句 2、generate語句 2.1 循環生成語句 2.2條件生成語句 2.3case生成語句 參考《Verilog 數字系統設計》 1、for語句         在C語言中，經常用到for循環語句，但在硬件描述語言中for語句的使用較C語言等軟件描述語言有較大的區別。         在Verilog中除了在Testbench（仿真測試激勵）中使用for循環語

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