verilog實現對16位RAM的設計

Verilog設計如下 //描述：數據位16位，下降沿16位，地址位16位 （四）功能測試 測試一： 驗證第一組： 20ns下降沿，但因讀寫同時進行，DOUT1無效 驗證第二組： 40ns下降沿有效，實行寫入操作，讀出DOUT=EDA8 測試二 驗證第三組：40ns時：下降沿有效：但之前WR和CLK不同時有效，故讀出0000 驗證第四組：140ns時，下降沿有效，實行讀操作，讀取1030地址生效時

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