FPGA學習（第8節）-Verilog設計電路的時序要點及時序仿真

一個電路能跑到多少M的時鐘呢？ 這和電路的設計有密切聯繫（組合邏輯的延時），我們知道電路器件都是由一定延遲的，所以信號的仿真很重要。如果延遲時間大於時鐘，就會導致時序違例，出現邏輯錯誤。 項目要求300M怎麼實現呢？ 學習涉及如下： 建立時間保持時間； 電路延時 時鐘頻率 關鍵路徑 流水線設計來提高CLK 首先來看下D觸發器 一、D觸發器時序分析 上升沿前後對D有一定要求，稱爲上升時間和保持時間

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