FPGA時序仿真及優化

        在DC綜合中， 一般（佈局佈線）P&R完成後，就進入後仿階段，爲什麼要後仿，後仿的目的在於消除或減小理論結果與實際結果之間的差異 ，版圖生成以後，版圖中的連線及連線間的寄生電阻，寄生電容，甚至寄生電感（現階段一般後仿不包括電感）都是前仿中沒有添加的，亦即，前仿的網表中認爲各根連線的電阻電容均爲零。事實並非如此，如果這些寄生電阻電容效應足夠大，那麼實際做出的電路就和前仿差別較大。後仿

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