QUARTUSII modelsim仿真

編譯好Verilog文件後（module名與文件名一致） 點擊Processing 》Start 》Start Test Bench Template Writer創建testbench的.vt文件 自動保存在工程目錄下的simulation/modelsim文件夾下，打開編輯 `timescale 1 ps/ 1 ps module kechengsheji_vlg_tst(); // cons

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