FPGA全局時鐘處理

FPGA中所有模塊使用的時鐘都應該是全局時鐘經過鎖相環分頻後產生的時鐘，以防止跨時鐘域問題。 一般在使用PLL時，可以這樣配置IP核， 則不用再使用原語BUFG,IBUFG處理。  當Drives選擇No buffer，則需要使用原語來處理時鐘。 對於普通IO口，不能直接驅動BUFG,IBUFG，則需要進行處理，具體實例如下：

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