FPGA多時鐘處理應用

FPGA項目設計中，通常會遇到多時鐘處理。即一個PLL輸出多個時鐘，根據條件選擇合適的時鐘用作系統時鐘。 方案一： 外部晶振時鐘進入PLL，由PLL輸出多個時鐘，MUX根據外部條件選擇時鐘輸出做爲系統使用。 方案在時鐘頻率比較低的情況下是可行的。設計時注意MUX使用組合邏輯實現的，注意case語句中default選項必須有輸出，否則會出現鎖存器。 當輸出時鐘頻率較高時，這種方案的時序約束就比較麻煩

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