FPGA 時鐘管理

時間 2021-08-15

標籤 xilinx fpga 简体版

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通過ISE14.7 clock wizard添加兩個MMCM core，第一個mmcm輸入時鐘選擇板載100Mhz時鐘clk_in_p，生成7個輸出時鐘，s_axi_aclk爲CLK_OUT2，頻率爲100Mhz, 將CLK_OUT2通過global buffer接入第二個mmcm(在mmcm中配置) 。之前嘗試將板載時鐘同時驅動兩個MMCM,編譯時報錯，（一個板載時鐘不能同時驅動兩個mmcm），

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