Xilinx FPGA全局時鐘網絡
在 Xilinx 系列 FPGA 產品中，全局時鐘網絡是一種全局佈線資源，它可以保證時鐘信號到達各個目標邏輯單元的時延基本相同。其時鐘分配樹結構如圖1所示。 IBUFDS、IBUFGDS和OBUFDS都是差分信號緩衝器，用於不同電平接口之間的緩衝和轉換。 1. IBUFG 即輸入全局緩衝，是與專用全局時鐘輸入管腳相連接的首級全局緩衝。所有從全局時鐘管腳輸入的信號必須經過IBUFG單元，否則在佈局布
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