【verilog】五、行爲級建模

Verilog支持設計者從算法的角度，即從電路的外部行爲對其進行描述。 -結構化過程語句：initial語句和always語句。Verilog中的各個執行流程（進程）併發執行，每個initial語句和always語句代表一個獨立的執行過程，每個執行過程從仿真時間零開始執行，兩者不能嵌套使用。 -initial語句：從仿真0開始順序執行，整個仿真過程中只執行一次。若含多個initial塊則其併發執行

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