FPGA基礎設計（10）Verilog行爲級建模（過程賦值）
目錄 1.過程賦值 1.1 特性1 1.2 特性2 2.過程連續賦值 3.case語句 3.1 do-not-cares 3.2 常數case 4.循環語句 5. 過程塊 5.1 零延遲無限循環 5.2 initial用於初始化 6.過程塊時序控制 6.1 延時控制 6.2 事件表達式 6.3 wait語句 6.4 賦值間（Intra-assignment）時序控制 7.塊（block） 7.1
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