vivado時序分析之set_input_delay(二)

上篇文章用一個簡單的源同步接口的例子，分析了vivado 根據set_input_delay約束來做STA分析的方法，本篇繼續來分析源同步輸入接口，對於源同步輸入時序約束 ，有以下三個方面需要約束： 1、時鐘約束，用於去定義源同步接口所用的時鐘； 2、輸入輸出延遲約束；主要是告訴fpga 輸入的時鐘和數據之間的時間關係； 3、時序例外，確保有效的時序路徑進行時序分析，無效的時序路徑不進行時序分析。

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