Vivado中怎麼做set_input_delay約束

參考： https://forums.xilinx.com/t5/Timing-Analysis/Hold-violation-in-ISERDES/td-p/715121 前言 在STA中，要分析上游器件和FPGA之間的時序關係就得指定input delay。 流程 什麼是input delay：約定上游芯片輸出及時鐘之間的關係。約束的目的就是看適配後的時序關係是什麼樣的。 以下以源同步接口舉例

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