防止FPGA設計中綜合後的信號被優化

 這不是一個新話題了，寫這個也是看成本身的一個小小的筆記吧！以爲挺有用的。php       通常在作前仿真（即功能仿真）時，不會考慮信號被優化的問題。最近作一個關於運算的小程序，前仿真的數據沒有問題，可是實際出來的數據老是有錯誤，因此不得不要進行後仿真。然後仿真一個很大的問題就是設計中不少信號在綜合的過程當中都優化掉了，因此須要添加相應的綜合屬性，讓軟件在綜合的工程中，保留這些信號。另外，在利用

>>阅读原文<<