基於Verilog HDL的模60BCD碼計數器設計

基於Verilog HDL的模60BCD碼計數器設計 最近學習了verilog HDL語言,本身寫了一個模60的計數器,計數編碼是BCD碼,可置位復位,帶進位輸出,代碼以下git module counter_60(clkin, rst_n, ld, data, out, c); input clkin, rst_n, ld; input [7:0] data; output [7:0] out;
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