verilog仿真中阻塞賦值和非阻塞賦值的先後問題

時間 2021-07-10

標籤 verilog fpga/cpld 仿真器简体版

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引言總是在阻塞賦值和非阻塞賦值這裏困惑，今天有空做了個小的仿真實驗，終於弄明白了這verilog仿真器中賦值時的規律，有過verilog仿真經驗的直接看底部圖即可。首先引起我迷惑的是在verilog仿真的時候，總會設計到一堆信號的仿真波形圖，而有時波形變換時總不是自己所想的那樣，經常出現的問題就是會相差一個時鐘。默認阻塞賦值代表組合邏輯，非阻塞賦值代表時序邏輯。即"<="代表是鎖存器輸出，「

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