YunSDR Y550 學習筆記4.3 Vivado18.3-IP核之FIFO

時間 2021-01-03

標籤 FPGA Vivado ZYNQ FIFO 简体版

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本內容學習自領航者ZYNQ 之FPGA開發指南 V1.0 1.FIFO IP核簡介根據FIFO 工作的時鐘域，可以將FIFO 分爲同步FIFO 和異步FIFO。同步FIFO 是指讀時鐘和寫時鐘爲同一個時鐘，在時鐘沿來臨時同時發生讀寫操作。異步FIFO 是指讀寫時鐘不一致，讀寫時鐘是互相獨立的。Xilinx 的FIFO IP 核可以被配置爲同步FIFO 或異步FIFO，其信號框圖如下圖所示。從圖中

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