異步FIFO學習筆記
設計思路 w_clk與r_clk不同步，跨時鐘域 需要模塊： 1、讀控制 2、寫控制 3、雙口RAM 4、Bin2Gray（跨時鐘域---亞穩態---需要使用格雷碼---減少亞穩態的概率） 5、SYN同步（將w_addr送到讀控制模塊----比較地址差判斷空滿，需要r_clk對w_addr同步） （將r_addr送到寫控制模塊----比較地址差判斷空滿，需要w_clk對r_addr同步） 簡單來說
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