[ip核][vivado]FIFO 學習

<xlinx FPGA應用進階 通用IP核詳解和設計開發>讀書摘錄：app 1.        .net 2.3.仿真模型設計 特色總結：1)復位後會有busy狀態，須要等待wr_rst_busy信號低電平後才能正常寫入code                  2)prog_full信號的高電平長度可調blog                  3)仿真中的讀狀態很奇怪，並無正常讀取，都是XXX

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