Verilog中{}的應用
拼接做用；數據 將花括號中羅列的數據依次拼接起來。 好比：d_out={d_in[7],~d_in[6:0]+1'b1}； 便是將d_in的最高位和d_in的低7位取反加一拼接起來，拼接以後d_out爲8位；
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