ModelSim進行仿真時出現# Error loading design # MACRO ./xxx_run_msim_rtl_verilog.do PAUSED at line 13

下圖是出現的錯誤（標題中的xxx是你自己的工程名稱）： 我看了很多博客，都是讓看端口配置是否出現了錯誤，當然也是有可能的，比如，我第一次就真的是這裏多加了一個逗號。 但是當你的代碼檢查了很多遍，然後確認代碼沒問題的情況下，還是會報錯，那就可以看一下我找到的問題，看是不是一樣的毛病——很多人在添加test bench文件時，會在添加文件後直接複製，然後粘貼到上面的名字欄（嗯，我承認是我太懶！） 這樣

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