使用ModelSim進行時序仿真

1、準備工做app 首先須要EDA綜合工具生成用於功能或時序仿真的網表文件（VHDL爲.vho，Verilog爲.vo），以及使用EDA仿真工具進行時序仿真時所須要的包含時序延時信息的標準延時格式輸出文件（.sdo）。工具 這裏咱們以EDA工具爲ALTERA的Quartus II 9.0爲例，使用Verilog DHL，講解如何使用Quartus II 9.0生成ModelSim 6.2b時序仿真

>>阅读原文<<