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Quartus,Modelsim仿真報錯:Error: Error loading design # Pausing macro execution
時間 2021-01-20
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fpga/cpld
vhdl
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用Quartus和Modelsim聯合仿真報錯,如下圖: 原因應該是quartus中設置test bench的時候有問題,我是因爲test bench的名字設置的與.vht文件的頂層實體名字不匹配導致的這個問題。在quatus中修改一下test bench的名字就可以了。 如下圖,「Top level module in test bench」即頂層實體的名字, 也就是.vht文件中的第一個實體的
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