modelsim產生：# MACRO ./DDC_run_msim_rtl_verilog.do PAUSED at line 14 錯誤
問題： HDL程序在Quartus II 中仿真綜合均不會出錯，但在通過Quartus II 軟件調用modelsim軟件進行仿真時出現錯誤：# MACRO ./DDC_run_msim_rtl_verilog.do PAUSED at line 14 解決： 硬件程序中調用了單端口rom IP核，在調用IP核時對如下選項進行勾選： 勾選後再調用便不會再出錯
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