RTL行爲級仿真、綜合後門級功能仿真和時序仿真

數字電路設計中通常有源代碼輸入、綜合、實現等三個比較大的階段，而電路仿真的切入點也基本與這些階段相吻合，根據適用的設計階段的不一樣仿真能夠分爲RTL行爲級仿真、綜合後門級功能仿真和時序仿真。這種仿真輪廓的模型不只適合FPGA/CPLD設計，一樣適合IC設計。... 1、RTL行爲級仿真       在大部分設計中執行的第一個仿真將是RTL行爲級仿真。這個階段的仿真能夠用來檢查代碼中的語法錯誤以及代

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