軟件仿真遇到功能仿真可以運行，但是時序仿真運行失敗的情況

標題modelsim 軟件仿真遇到功能仿真可以運行，但是時序仿真運行失敗的情況 modelsim 軟件仿真遇到功能仿真可以運行，但是時序仿真運行失敗的情況；如下圖 後來我在Assignment中的setting 中的simulation中format for output netlist中發現我的輸出語言是VHDL語言，但是我testbench是用verilog語言寫的，後來我改成Verilog

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