【Modelsim仿真】testbench編程出現Error: "D:/···" near "timescal":

  問題分析：Error: "D:/···" : near "timescal" 原因在於你新建的.v文件時，文件類型默認選擇了的【VHDL】文件類型，但Modelsim又沒有關於【VHDL】的編譯器，從而導致如上圖的編譯出錯信息。   解決辦法：把文件類型修改爲【Verilog】類型問題就解決了，如下圖，三個步驟即可，親測有效。  

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