菜鳥作設計必看！有關如何作設計的總體思路，以及可否綜合的筆記
對Verilog 初學者比較有用的整理(轉自它處)前端 做者: Ian11122840 時間: 2010-9-27 09:04 標題: 菜鳥作設計必看！有關如何作設計的總體思路，以及可否綜合的筆記 所謂綜合，就是把描述語言轉化成能硬件實現的電路，學verilog的時候，沒有人給我說要不要考慮可否綜合的問題 ~ 看了5本書，竟然沒有一本書講到可否綜合，因此設計出來的程序徹底不能用~ 並且，書中都是講
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