verilog中同步復位，異步復位，同步釋放優缺點以及PLL配置復位設計

異步復位： 它是指無論時鐘沿是否到來，只要復位信號有效，就對系統進行復位。 [email protected](posedge clk or negedge Rst_n) begin if(!Rst_n) … end 異步復位實例： 綜合後查看RTL視角，可以看出寄存器都會有一個異步清零端(CLRN)，在異步復位的設計中，這個端口一般接低電平有效的復位信號rst_n，即使設計中的是高電平，實際綜合

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