Verilog中異步復位，同步釋放

Verilog中設計復位電路時存在亞穩態的問題，不管是同步復位還是異步復位都存在亞穩態的問題，下面舉一個同步復位導致亞穩態的例子： 第二條是復位信號，但是在復位電平時沒有時鐘上升沿，導致這個地方沒有正常復位。同樣異步復位也存在亞穩態問題，當時鐘的上升沿正好落在復位信號的建立時間而不是穩定時間是就會導致亞穩態問題，下面介紹一種異步復位，同步釋放的方法。

>>阅读原文<<