VHDL入門基礎——狀態機

VHDL基礎語法（5）——狀態機篇（1） Moore型 輸出只取決於當下的狀態，用枚舉類型來表示狀態可以提高程序的可讀性： type state is (state1,state2,state3); 假設此時有一個狀態機有三個狀態，s0(000),s1(001),s2(010)。起始狀態爲s0，同時在din信號的作用下，改變其狀態值。din=1時：s0->s1->s2->s0。在din=0時，保持

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