VHDL入門基礎——狀態機（2）

VHDL基礎語法（6）——狀態機篇（2） Mealy狀態機 狀態機的輸出是由當前輸入和當前狀態共同決定的 假設此時有一個狀態機有三個狀態，s0(000),s1(010),s2(100)。起始狀態爲s0，同時在din信號的作用下，改變其狀態值。din=1時：s0->s1->s2->s0，但是與之前Moore所不同的是，輸出並不等於下個狀態所對應的輸出，s0->s1(001);s1->s2(011);

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