【FPGA學習筆記】Verilog語言中的或（|和||）

最近在學習過程中遇到if語句判斷位寬不同的數相或的情況，就很迷惑，在詢問同學後得到以下結論。 一、|和||的區別 |是按位或：將 a 的每個位與 b 相同的位進行相或 ||是邏輯或：a 或上 b，如果a或者b有一個爲1，a||b結果爲1，表示真。 二、位寬爲1的數和多位寬的數相或（||邏輯或） 1、輸出爲1位的話（out爲1位），只要有一個數的一位爲1，結果就是1 eg: result： 可以看到

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