【FPGA】FPGA學習筆記

D觸發器是上升沿前面的低電平將信號加載到D端，上升沿時Q端輸出D端的信號web 鏈接到inst實例上的信號應該是wire，而不能用reg的dom task能夠對testbench中全部的reg變量賦值svg mealy狀態機：輸出和輸入及當前狀態有關；moore狀態機和輸入無關，只和當前狀態有關設計 獨熱碼用的寄存器數量多，但用的組合邏輯數量少code FPGA避免鎖存器出現，由於鎖存器的延遲時不

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