HDL/FPGA學習筆記二十一：verilog 中的可綜合與不可綜合

一、什麼是綜合? Verilog HDL或VHDL都只是一種硬件的描述語言，並且允許在不同的抽象層次上對電路進行建模。VerilogHDL側重於電路級，可以在門級和寄存器傳輸級（RTL）描述硬件，也可以在算法級對硬件加以描述。而VHDL側重於系統級。 綜合就是將Verilog描述的RTL級的電路模型構造出門級網表的過程。綜合只是箇中間步驟，綜合後生成的網表文件，就是由導線相互連接的寄存器傳輸級功能

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