vivadon mig讀寫時序下板實現
FPGA開源工作室將通過五篇文章來給大家講解xilinx FPGA 使用mig IP對DDR3的讀寫控制，旨在讓大家更快的學習和應用DDR3。 本實驗和工程基於Digilent的Arty Artix-35T FPGA開發板完成。 軟件使用Vivado 2018.1。 參考工程：ddr3_test。 第五篇：mig讀寫時序下板實現 1頂層文件和約束文件 ddr3_test.v `timescal
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