轉載:Vivado中MIG核中DDR的讀寫控制

本文使用Vivado 2015.4在Nexys4 DDR(以下簡稱N4DDR)開發板上實現DDR的讀寫。  · FPGA如果需要對DDR進行讀寫,則需要一個DDR的控制器。根據官方的文檔(UG586,下載鏈接在文末),DDR控制器的時序主要有三:  (1)首先是控制信號,如下圖:  · 從上圖可以看出,只有當app_rdy信號有效時,程序所發出的讀寫命令纔會被控制器接收。這點必須注意。  (2)然
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