Design compiler綜合教程

一、邏輯綜合的主要步驟 synthesis = translation + logic optimization + gate mapping DC工作流程主要分爲這三步 Translation ：主要把描述RTL級的HDL語言，在約束下轉換成DC內部的統一用門級描述的電路（Generic Boolean Gates)（DC自己的庫表現）,以GTECH或者沒有映射的ddc形式展現。也就是說此階段沒

>>阅读原文<<