Verilog十大基本功9 (Multicycle Paths)

來自：http://blog.chinaaet.com/coyoo/p/31979 概述        Multicycle paths即多週期路徑，指的是兩個寄存器之間數據要經過多個時鐘才能穩定的路徑，一般出現於組合邏輯較大的那些路徑。在實際工程中，除了乘除法器等少數比較特殊的電路，一般應該儘量避免採用多週期路徑電路。即使有所使用，也應該通過約束在綜合工具中指出該路徑，使得綜合工具在計算Fmax

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