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Verilog基本知識
時間 2020-12-31
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FPGA學習總結
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1、Verilog較爲適合系統級(System)、算法級(Alogrithem )、寄存器傳輸級(RTL)、邏輯級(Logic)、門級(Gate)和電路開關級(Switch)的設計,而VHDL則適合特大型(千萬門級以上)系統設計。 2、採用Verilog設計的最大優點就是其工藝無關性。 3、軟核,硬核,固核的概念及其重用。 4、Verilog的自頂向下的設計流程 5、Verilog抽象級別及其對應
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