怎樣理解Verilog中的assign？

assign至關於一條連線，將表達式右邊的電路直接經過wire(線)鏈接到左邊，左邊信號必須是wire型。當右邊變化了左邊立馬變化，方便用來描述簡單的組合邏輯。示例： wire a, b, y; assign y = a & b; 綜合結果圖： app 當對一組信號進行assign，就須要放到generate中，並用for語句包起來，而且注意， 在Synopsys DC中, 每一個for 都要

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