FPGA筆試6

1， 出現亞穩態的場景： 1，時序不知足要求（創建時間和保持時間） 2，異步接口 3，不一樣時鐘域的信號web 亞穩態的解決辦法： 1，單比特信號解決辦法：引入同步機制，即用兩個D觸發器，打兩拍 2，多比特信號： 1，使用FIFO 2，小數據流可用一個使能指示信號異步 2， 3， 最小時鐘週期，最大時鐘頻率： 引入時鐘偏抖，最小時鐘週期，最大時鐘頻率： Tskew是正數時，增大了時鐘頻率，對時鐘是

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