FPGA筆試3

答： web 答： 答：能夠看到第一個代碼裏面state和out都是時序邏輯，而第二份代碼，out是組合邏輯，組合邏輯有可能產生競爭與冒險，即輸出產生毛刺，時序邏輯則不會，另外，組合邏輯裏面，當檢測到state==0時，會馬上輸出out，然而時序邏輯要等到下一個時鐘才能輸出out，即組合邏輯要比時序邏輯早一拍輸出。 svg 答：從題目中的圖中能夠看出，輸入輸出的結果以下表 如今題目要求數據吞吐量提

>>阅读原文<<