Verilog中實現電平檢測

在Verilog代碼中，經常會看到類似下面的一小段代碼： always@(posedge fpga_clk) dds_rd1<=dds_rd; assign dds_rd_pos=dds_rd&!dds_rd1; 用一個通式表示就是：C=A&!B，B（n）=A（n-1），也就是寄存器B儲存寄存器A的上一個時刻的值，C是來檢測A的電平變化的。下圖說明的檢測過程。

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