Verilog always敏感電平說明

always@(a) a信號發生變化是觸發web always@（posedge a or negedge a） a信號雙邊沿觸發svg always 不斷觸發，僞組合邏輯電路xml always@（*） 任意輸出信號發生變化觸發it always@（a or posedge clk） clk上升沿或a發生變化觸發sed always@（data[2:0]） data是8位數據，前三位data[2

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