11.FPGA_Verilog 奇分頻
功能：根據系統時鐘50M，產生一個頻率信號爲系統時鐘的五分頻 描述：分別經過時鐘的上升沿和降低沿產生一個計數到5的計數器，兩個計數器再分別產生一個佔空比爲60%的方波，相與便可。web 以下圖爲時序圖：svg module freq_division_ji_1(
input wire sclk ,
input wire
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